本文首先介绍了高速串行链路设计中AC耦合电容阻抗优化的重要性，然后阐述如何利用Xpeedic苏州芯禾科技公司旗下软件ViaExpert对AC耦合电容设计进行前仿真，然后指导后续PCB设计，最后PCB完成后进行后仿真，完成仿真的闭环设计。
1 引言
随着高速串行总线的速率越来越高，链路的阻抗也随之成为SI工程师关注的焦点。由于高速串行总线链路中唯一的无源器件就是AC耦合电容，所以在我们对传输线阻抗以及过孔或者连接器的PIN的阻抗优化之后，剩下的也就是AC耦合电容的阻抗的优化，当然25Gbps链路为了进一步减小AC耦合通道阻抗不连续性的影响，IC厂家直接把AC耦合电容设计在接收端芯片这里，所以对于正在设计10Gbps链路的应用，AC耦合电容成为SI工程师的必修课了。
AC耦合电容的阻抗仿真，因为需要考虑到焊盘和GND或者POWER平面的容性耦合，所以常规在HFSS中建模会比较耗费时间，目前芯禾科技推出的ViaExpert建模工具可以针对各种叠层和电容封装进行AC耦合电容阻抗优化前仿真，后续布线阶段也可以导入Brd文件提取出AC耦合电容的焊盘尺寸和掏空的层数和大小，最终仿真出你所能接受的阻抗设计。
2 AC耦合电容的掏空设计
AC耦合电容焊盘相比链路的走线会比较宽，这样对于高速信号传输来说就是一处阻抗不连续点（如图1），为保证阻抗的一致性，AC耦合电容的下方需要做多层的掏空，但是由于PCB设计的第3层或者倒数第3层通常是POWER层，挖空后可能会导致BGA IO口模拟电源的压降问题；目前很多电源模块都具有Remote Sense功能，可以补偿PCB压降问题，所以AC耦合电容焊盘下方做多层掏空也是可以的。
在此背景下，我们就需要一种仿真工具可以对掏空大小和掏空层数做阻抗优化仿真，通过调整AC耦合电容焊盘下方的挖空大小以及挖空的层数来确定单板基于某种叠层下的焊盘阻抗是否比较接近差分传输线的阻抗，最终给出PCB设计的优化规则。后续我将介绍如何利用芯禾科技推出的ViaExpert软件进行AC耦合电容阻抗优化仿真的设计。
图1 高速串行链路中AC耦合电容的设计
3 AC耦合电容阻抗前仿真优化
在芯禾科技发布的最新ViaExpert版本中，有专门针对AC耦合电容阻抗仿真的优化流程，软件界面如下图2所示。叠层可以利用软件默认设置也可以由用户PCB叠层，通过Import按钮导入。AC耦合电容这里可以支持一对差分也可以支持多对差分进行AC耦合电容的串扰仿真，这里我们只以单对差分为例进行仿真。
图2 AC耦合电容建模初始界面
上图确定好叠层和AC耦合电容的对数之后我们就可以对单对AC耦合电容的出线及信号孔和地孔做更详细的设置，具体设置信息如下图3所示。
图3 AC耦合电容建模设置
这里我们以0402的AC耦合电容为例进行仿真，一端Botm层通过换层过孔连接Top面的AC耦合电容，另外一端通过过孔再连接到Art12层，这里我们分别仿真3种情况；电容掏空到GND02层，X方向掏34mil，Y方向掏66mil（Case1）。模型建好后的3D效果图如图4所示。
图4 AC耦合电容3D效果图（Case1）
电容掏空到GND02层，X方向掏28mil，Y方向掏58mil（Case2），如图5所示。
图5 AC耦合电容3D效果图（Case2）
电容掏空到POWER04层，X方向掏34mil，Y方向掏66mil（Case3），如图6所示。
图6 AC耦合电容3D效果图（Case3）
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