介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2倍，从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下，压控振荡器采用NMOS、PMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成，在1.8V的供电电压下，锁相环功耗为7.2 mW。在偏移载波频率200 kHz处，环路的带内噪声为-124 dBc/Hz。
0引言 在无线通信系统中，一个低抖动、低噪声的时钟信号是必不可少的。锁相环目前被广泛应用于产生高精度的时钟信号，例如为无线射频收发机系统提供稳定的本振时钟信号。低噪声的本振信号对于无线收发机系统的整体性能起着至关重要的作用。 在传统电荷泵锁相环中，由于分频器的作用，带内噪声性能会被很大程度恶化。通常情况下，会选取较小的环路带宽来抑制由鉴频鉴相器和电荷泵所带来的带内噪声。然而，减小环路带宽会增加锁相环的锁定时间以及芯片面积。 由于亚采样锁相环在锁定状态下没有分频器的作用，所以能很好地解决环路带宽与噪声之间的折中问题，既能获得大的环路带宽，又能减小锁相环的相位噪声。 本文分析了传统电荷泵锁相环的带内噪声，提出了低噪声亚采样锁相环，给出了电路各模块的具体实现和电路仿真结果。
1传统电荷泵锁相环的带内噪声 图1为传统电荷泵锁相环（CPPLL）的基本结构，主要由鉴频鉴相器（Phase and Frequency Detector, PFD）、电荷泵（CP）、环路滤波器（Low Pass Filter, LPF）和压控振荡器（VCO）组成。图2所示为CPPLL的相位噪声模型，Kd为PFD/CP线性增益，FLPF(s)为环路滤波器的传输函数，KVCO/s为VCO的增益。
CPPLL带内噪声主要由PFD/CP的噪声贡献，利用图2的相位域模型，可以得到闭环PD/CP的噪声传输函数为： HPDCP(s)=φout,nφPDCP,n=1Kd·G(s)1+G(s)/N(1) 其中，G(s)= Kd·FLPF·KVCO/s是PLL开环传递函数。所以由PFD/CP贡献的带内噪声为： 
其中，Kd=ICP/2π，相位噪声Linband通常表示为单边带噪声功率，SiPDCP是PFD/CP噪声频率谱密度。从式（2）可以看出，由于分频器的存在，PLL的带内噪声会被放大N2倍。从而较大的Kd,CP即较大的 PFD/CP线性增益Kd及较小的分频比N会得到更优的噪声性能。
2SSPLL工作原理及噪声分析 本文提出的亚采样锁相环基本结构框图如图3所示，主要由核心的亚采样环路（Core Loop）及锁频环（FLL）构成。如果仅使用核心电路，由于SSPD的捕获范围有限，在采样的过程中，采样器无法区分被采样的频率是所需的N·fRef 还是fRef 的其他谐波,故加入FLL可以得到所需的锁定频率。SSPD采用参考信号Ref对VCO的输出进行采样。使用相同的SSPD/CP作为Dummy采样器，可以消除从采样开关到VCO的电荷注入和补偿BFSK效应［4］，从而使采样PLL的参考杂散性能得到优化。
当环路未锁定时，核心采样电路与FLL一起工作，当Ref与FLL中分频器输出Div相位差小于π，PFD的输出会掉入死区（Deadzone），使得CP2无法开启，FLL停止工作，只有核心采样电路单独工作，直至锁定。当环路锁定时，Ref的上升沿与VCO差分输出波形的交叉点对齐。SSPD采样后，可以通过CP将采样的电压转化为上下电流IUP和IDN。因为Ref采样得到的电压相等，所以CP的上下电流相等，从而VCO控制电压VCTRL保持恒定不变，环路锁定。 由于环路锁定时，FLL不工作，所以SSPLL的噪声模型可以简化成如图4所示的模型。与图2比较，很明显地看到少了分频器模块对系统的影响，使得锁相环的带内噪声大幅度减小。从而SSPD/CP对整个环路贡献的噪声为： 
但是，参考信号源的噪声依然会被放大N2倍，所以在SSPLL中，带内噪声主要由参考信号源的噪声贡献。 3电路各模块设计与实现3.1压控振荡器
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